Maintenir la loi de Moore devient compliqué

Il fut un temps, des décennies en fait, où tout ce qu'il fallait pour fabriquer une meilleure puce informatique, c'était des transistors plus petits et des interconnexions plus étroites. Ce temps est révolu depuis longtemps, et bien que les transistors continueront à devenir un peu plus petits, il ne s'agit plus simplement de les rendre ainsi. La seule façon de maintenir le rythme exponentiel de l'informatique est désormais un programme appelé co-optimisation de la technologie système, ou STCO, ont fait valoir des chercheurs à l'ITF World 2023 la semaine dernière à Anvers, en Belgique. C'est la capacité de décomposer les puces en leurs composants fonctionnels, d'utiliser la technologie de transistor et d'interconnexion optimale pour chaque fonction, et de les assembler pour créer un ensemble à faible puissance et qui fonctionne mieux.

"Cela nous amène à un nouveau paradigme pour CMOS", déclare Marie Garcia Bardon, responsable R&D d'Imec. CMOS 2.0, comme l'appelle l'organisation de recherche en nanotechnologie basée en Belgique, est une vision compliquée. Mais c'est peut-être la voie la plus pratique, et certaines de ses parties sont déjà évidentes dans les puces les plus avancées d'aujourd'hui.

Dans un sens, l'industrie des semi-conducteurs a été gâchée par les décennies qui ont précédé 2005 environ, explique Julien Ryckaert, vice-président R&D chez Imec. Pendant ce temps, les chimistes et les physiciens des appareils ont pu produire régulièrement un transistor plus petit, de moindre puissance et plus rapide qui pourrait être utilisé pour toutes les fonctions d'une puce et qui conduirait à une augmentation constante de la capacité de calcul. Mais les roues ont commencé à se détacher de ce schéma peu de temps après. Les spécialistes des appareils pouvaient proposer d'excellents nouveaux transistors, mais ces transistors ne faisaient pas de meilleurs circuits plus petits, tels que la mémoire SRAM et les cellules logiques standard qui constituent la majeure partie des processeurs. En réponse, les fabricants de puces ont commencé à faire tomber les barrières entre la conception de cellules standard et le développement de transistors. Appelé co-optimisation de la technologie de conception, ou DTCO, le nouveau schéma a conduit à des dispositifs conçus spécifiquement pour améliorer les cellules et la mémoire standard.

Mais DTCO ne suffit pas pour faire fonctionner l'informatique. Les limites de la physique et les réalités économiques ont conspiré pour mettre des obstacles sur la voie de la progression avec un transistor à taille unique. Par exemple, les limites physiques ont empêché les tensions de fonctionnement du CMOS de descendre en dessous d'environ 0,7 volt, ce qui a ralenti la progression de la consommation d'énergie, explique Anabela Veloso, ingénieur principal chez Imec. Le passage aux processeurs multicœurs a permis d'améliorer ce problème pendant un certain temps. Pendant ce temps, les limites d'entrée-sortie signifiaient qu'il devenait de plus en plus nécessaire d'intégrer les fonctions de plusieurs puces sur le processeur. Ainsi, en plus d'un système sur puce (SoC) ayant plusieurs instances de cœurs de processeur, ils intègrent également des cœurs de réseau, de mémoire et souvent spécialisés de traitement du signal. Non seulement ces cœurs et fonctions ont des puissances et d'autres besoins différents, mais ils ne peuvent pas non plus être réduits au même rythme. Même la mémoire cache du processeur, la SRAM, ne diminue pas aussi rapidement que la logique du processeur.

Débloquer les choses est autant un changement philosophique qu'un ensemble de technologies. Selon Ryckaert, STCO signifie considérer un système sur puce comme un ensemble de fonctions, telles que l'alimentation, les E/S et la mémoire cache. "Lorsque vous commencez à raisonner sur les fonctions, vous vous rendez compte qu'un SoC n'est pas ce système homogène, juste des transistors et une interconnexion", dit-il. "Ce sont des fonctions optimisées à des fins différentes."

Idéalement, vous pourriez construire chaque fonction en utilisant la technologie de processus qui lui convient le mieux. En pratique, cela signifie principalement construire chacun sur son propre ruban de silicium, ou chiplet. Ensuite, vous les lierez ensemble à l'aide d'une technologie, telle que l'empilement 3D avancé, de sorte que toutes les fonctions agissent comme si elles se trouvaient sur le même morceau de silicium.

Des exemples de cette réflexion sont déjà présents dans les processeurs avancés et les accélérateurs d'IA. L'accélérateur de calcul hautes performances d'Intel Ponte Vecchio (maintenant appelé Intel Data Center GPU Max) est composé de 47 chiplets construits à l'aide de deux processus différents, chacun d'Intel et de Taiwan Semiconductor Manufacturing Co. AMD utilise déjà différentes technologies pour le chiplet d'E/S et les chiplets de calcul dans ses processeurs, et il a récemment commencé à séparer la SRAM pour la mémoire cache de haut niveau du chiplet de calcul.

La feuille de route d'Imec vers CMOS 2.0 va encore plus loin. Le plan nécessite de continuer à rétrécir les transistors, à déplacer l'alimentation et éventuellement les signaux d'horloge sous le silicium d'un processeur, et à intégrer de plus en plus étroitement les puces 3D. "Nous pouvons utiliser ces technologies pour reconnaître les différentes fonctions, désintégrer le SoC et le réintégrer pour qu'il soit très efficace", explique Ryckaert.

Les transistors changeront de forme au cours de la prochaine décennie, mais le métal qui les relie changera également. En fin de compte, les transistors pourraient être des dispositifs empilés constitués de semi-conducteurs 2D au lieu de silicium. L'alimentation électrique et d'autres infrastructures pourraient être superposées sous les transistors.Imec

Les principaux fabricants de puces sont déjà en train de passer des transistors FinFET qui ont alimenté la dernière décennie d'ordinateurs et de smartphones à une nouvelle architecture, les transistors à nanofeuilles [voir "Le transistor à nanofeuilles est la prochaine (et peut-être la dernière) étape de la loi de Moore"]. En fin de compte, deux transistors à nanofeuilles seront construits l'un sur l'autre pour former le FET complémentaire, ou CFET, qui, selon Velloso, "représente le nec plus ultra de la mise à l'échelle CMOS" [voir "3D-Stacked CMOS Takes Moore's Law to New Heights"].

Au fur et à mesure que ces dispositifs se réduisent et changent de forme, l'un des principaux objectifs est de réduire la taille des cellules logiques standard. Cela est généralement mesuré en "hauteur de piste" - essentiellement, le nombre de lignes d'interconnexion métalliques pouvant tenir dans la cellule. Les FinFET avancés et les premiers dispositifs à nanofeuilles sont des cellules à six pistes. Le passage à cinq pistes peut nécessiter une conception interstitielle appelée feuille de fourche, qui serre les appareils plus étroitement sans nécessairement les rendre plus petits. Les CFET réduiront alors les cellules à quatre pistes ou éventuellement moins.

Les transistors de pointe sont déjà en train de passer de l'architecture des transistors à effet de champ à ailettes (FinFET) aux nanofeuilles. Le but ultime est d'empiler deux appareils l'un sur l'autre dans une configuration CFET. Le forksheet peut être une étape intermédiaire sur le chemin.Imec

Selon Imec, les fabricants de puces seront en mesure de produire les caractéristiques plus fines nécessaires à cette progression en utilisant la prochaine génération de lithographie extrême-ultraviolet d'ASML. Cette technologie, appelée EUV à haute ouverture numérique, est actuellement en cours de construction chez ASML, et Imec est le prochain à être livré. L'augmentation de l'ouverture numérique, un terme optique lié à la plage d'angles sur laquelle un système peut recueillir la lumière, conduit à des images plus précises.

L'idée de base des réseaux d'alimentation arrière est de supprimer toutes les interconnexions qui envoient de l'énergie - par opposition aux signaux de données - depuis le dessus de la surface du silicium et de les placer en dessous. Cela devrait permettre moins de perte de puissance, car les interconnexions fournissant de la puissance peuvent être plus grandes et moins résistantes. Cela libère également de la place au-dessus de la couche de transistor pour les interconnexions porteuses de signaux, ce qui peut conduire à des conceptions plus compactes [voir "Les puces de nouvelle génération seront alimentées par le bas"].

À l'avenir, encore plus pourrait être déplacé à l'arrière du silicium. Par exemple, les soi-disant interconnexions mondiales - celles qui s'étendent sur de (relativement) grandes distances pour transporter l'horloge et d'autres signaux - pourraient passer sous le silicium. Ou les ingénieurs pourraient ajouter des dispositifs actifs de distribution d'énergie, tels que des diodes de sécurité à décharge électrostatique.

Il existe plusieurs façons de procéder à l'intégration 3D, mais les plus avancées aujourd'hui sont la liaison hybride plaquette à plaquette et puce à plaquette [voir "3 façons dont la technologie des puces 3D bouleverse l'informatique"]. Ces deux fournissent la plus haute densité d'interconnexions entre deux matrices de silicium. Mais cette méthode nécessite que les deux matrices soient conçues ensemble, afin que leurs fonctions et leurs points d'interconnexion s'alignent, leur permettant d'agir comme une seule puce, explique Anne Jourdain, membre principal de l'équipe technique. La R&D d'Imec est en bonne voie pour pouvoir produire des millions de connexions 3D par millimètre carré dans un avenir proche.

CMOS 2.0 pousserait la désagrégation et l'intégration hétérogène à l'extrême. Selon les technologies qui conviennent aux applications particulières, cela pourrait aboutir à un système 3D qui intègre des couches de mémoire embarquée, une infrastructure d'E/S et d'alimentation, une logique haute densité, une logique à courant d'entraînement élevé et d'énormes quantités de mémoire cache.

Pour arriver à ce point, il faudra non seulement du développement technologique, mais aussi des outils et de la formation pour discerner quelles technologies amélioreraient réellement un système. Comme le souligne Bardon, les smartphones, les serveurs, les accélérateurs d'apprentissage automatique et les systèmes de réalité augmentée et virtuelle ont tous des exigences et des contraintes très différentes. Ce qui a du sens pour l'un peut être une impasse pour l'autre.