Un FPGA

Rapports scientifiques volume 12, Numéro d'article : 13912 (2022) Citer cet article

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Les systèmes électroniques deviennent de plus en plus omniprésents à mesure que notre monde se numérise. Simultanément, même les composants de base connaissent une vague d'améliorations avec de nouveaux transistors, memristors, références de tension/courant, convertisseurs de données, etc., conçus chaque année par des centaines de groupes de R&D dans le monde entier. À ce jour, le cheval de bataille pour tester toutes ces conceptions a été une suite d'instruments de laboratoire comprenant des oscilloscopes et des générateurs de signaux, pour ne citer que les plus populaires. Cependant, à mesure que les composants deviennent plus complexes et que le nombre de broches augmente, le besoin d'outils de test plus parallèles et polyvalents devient également plus pressant. Dans ce travail, nous décrivons et comparons un système FPGA développé qui répond à ce besoin. Ce système de test à usage général comprend une unité de mesure de source à 64 canaux et \(2\fois \) des banques de 32 broches numériques pour les E/S numériques. Nous démontrons que ce système de paillasse peut obtenir \({170}\,\hbox {pA}\) bruit de fond actuel, \({40}\,\hbox {ns}\) livraison d'impulsions à \(\pm {13,5}\,\hbox {V}\) et \({12}\,\hbox {mA}\) lecteur/canal de courant maximum. Nous présentons ensuite l'utilisation de l'instrument dans l'exécution d'une sélection de trois tâches de mesure caractéristiques : (a) caractérisation courant-tension d'une diode et d'un transistor, (b) lecture entièrement parallèle d'un réseau de barre transversale de memristor et (c) un test de non-linéarité intégrale sur un DAC. Ce travail présente un laboratoire d'électronique à échelle réduite emballé dans un seul instrument qui permet une transition vers une instrumentation plus abordable, fiable, compacte et multifonctionnelle pour les technologies électroniques émergentes.

Vue d'ensemble de l'appareil. (a) Image des circuits imprimés du système entièrement assemblés, y compris la carte de base, la carte fille d'interface de l'appareil sous test, la carte de développement FPGA et la carte d'alimentation. (b) Schéma fonctionnel de haut niveau de l'architecture du système illustrant le parallélisme et la modularité du système. Les connexions analogiques sont représentées en noir, les connexions série sont représentées en vert, les connexions parallèles sont représentées en bleu et les connexions d'alimentation sont représentées en rouge.

Les progrès des technologies électroniques se sont appuyés sur une base solide d'outils d'instrumentation allant des composants uniques, tels que les amplificateurs d'instrumentation1 et les convertisseurs de données haut de gamme2, aux instruments de carte de circuit imprimé (PCB) de petite taille pour les mesures de paramètres généralisés3,4, aux instruments de table tels que les oscilloscopes et les générateurs de signaux. Ces instruments ont défini à la fois les limites de ce qui peut être mesuré et testé, et jouent un rôle important dans la détermination de la productivité des laboratoires du monde entier. En fait, c'est surtout cette dernière qui a conduit au développement d'instrumentation spécialisée comme les amplificateurs synchrones5 et les analyseurs de spectre6.

Au fil du temps, la variété et la complexité des circuits en cours de développement et nécessitant des tests augmentent. À titre d'exemple, considérons l'histoire de l'instrumentation pour la communauté émergente des dispositifs de mémoire (y compris les memristors)7. Ces dispositifs agissent comme des résistances réglables électriquement et nécessitent donc une instrumentation analogique pour leur caractérisation, les tests typiques étant les balayages courant-tension, la programmation d'impulsions incrémentielles8. De plus, les dispositifs memristifs RRAM (Resistive Random Access Memory) sont très fréquemment utilisés comme réseaux crossbar pour effectuer des produits scalaires9. Ce besoin a conduit au développement d'instruments légers mettant l'accent sur le parallélisme et la vitesse d'acquisition des données plutôt que sur la précision brute10,11,12. Ceci, à son tour, a impliqué un effort de conception de circuit important pour atténuer les effets liés aux chemins sournois13, qui se sont avérés conduire à une réduction potentiellement catastrophique de la précision de lecture via une variété de mécanismes d'imperfection14,15. Néanmoins, ces instruments au niveau de la matrice ont rapidement été remplacés par la complexité croissante des matrices crossbar RRAM avec la vulgarisation de l'approche dite « 1T1R »16, où chaque dispositif RRAM est associé à un « transistor sélecteur », nécessitant ainsi désormais un nouvel ensemble de bornes de commande pour les grilles des transistors (comme indiqué plus loin sur la Fig. 10). En parallèle, les progrès de la technologie RRAM ont conduit à des cellules memristors capables de gradations toujours plus fines de leurs états résistifs17, ce qui a poussé les exigences de précision de l'instrumentation vers le haut.

L'histoire exemplaire de l'instrumentation RRAM illustre la tendance vers une plus grande complexité des "dispositifs sous test" et des "circuits sous test", avec de nombreux autres exemples faciles à tirer des amplificateurs de précision à 20 broches18 aux commutateurs et convertisseurs de données multicanaux2, aux microcontrôleurs19 etc. En réponse à cette tendance, plusieurs conceptions ont été dédiées aux systèmes de test pour les dispositifs électroniques généraux ou des dispositifs spécifiques tels que la RRAM. Wust, D. et al.20 ont développé un environnement de prototypage de memristor basé sur un réseau de portes programmables (FPGA), mais avec une résolution théorique maximale de \({740}\,\hbox {pA}\), ce système ne peut pas fournir des tâches de caractérisation plus détaillées. Berdan, R. et al.10 ont mis en œuvre un système de test avancé basé sur un microcontrôleur pour les dispositifs de memristor, mais le parallélisme est limité. Wang, Y. et al.21 ont présenté un système de commande à grande vitesse pour les dispositifs de mémoire à changement de phase, avec la largeur d'impulsion la plus étroite de 500 ns. Cependant, ce travail n'a qu'un côté conducteur. D'autres travaux tels que Merced-Grafals, E. et al.22 ont appliqué des analyseurs de dispositifs disponibles dans le commerce, qui ont des nombres de canaux limités ainsi qu'un parallélisme. Dans la continuité de nos travaux antérieurs dans le domaine de l'instrumentation RRAM, nous avons développé un nouvel instrument dans le but d'être hautement parallèle, d'une précision compétitive par rapport aux instruments de table plus lourds, facilement transportable et suffisamment flexible pour tester des circuits jusqu'à un maximum de 128 broches avec un éventail de capacités de source et de mesure analogiques et numériques.

Dans cet article, nous présentons les contributions scientifiques résultant du développement de ce nouvel instrument, à savoir : (i) la conception et la mise en œuvre d'une unité de source-mètre (SMU) analogique à 64 canaux à usage général avec des circuits spécialisés introduits pour permettre (a) la polarisation en mode courant et (b) la capacité d'impulsions à grande vitesse (abordées dans la section "Mise en œuvre du système") et (ii) l'évaluation des performances de la SMU en termes de précision, de bruit de fond et de caractéristiques d'impulsion (section "Résultats expérimentaux") . De plus, nous illustrons comment l'instrument peut être utilisé de manière flexible en présentant trois exemples pratiques : caractériser un transistor, interfacer un réseau crossbar RRAM et tester la non-linéarité différentielle (DNL) d'un convertisseur de données (dans la section "Exemples d'application") et conclure l'article (section "Discussion et conclusions)" en discutant des opportunités qui se présentent.

Le système que nous avons développé est illustré à la Fig. 1b. Il comprend une matrice SMU entièrement parallèle à 64 canaux et \(2\fois \) des bancs de 32 broches numériques. L'instrument dispose également d'une source de courant partagée. L'ensemble du système est coordonné par une carte de développement FPGA EFM-03 avec puce Xilinx XC7A200T-2FBG676I et est contrôlé par un PC. Le contrôle informatique de l'outil consiste en une bibliothèque Rust de bas niveau qui expose une interface de programmation d'application Python (API). En tirant parti de l'API Python, une interface utilisateur graphique basée sur Qt a été créée, axée sur les tests au niveau de la barre transversale (voir Déclaration de disponibilité des données pour les liens vers les référentiels).

Le système a été conçu pour fournir des tests parallèles à haut débit à des niveaux de précision élevés. L'instrument assemblé est illustré à la Fig. 1a, avec la carte fille d'interfaçage standard (pour la connexion aux packages PLCC68). La carte fille d'alimentation et la carte de développement FPGA sont également visibles.

Le sous-système principal de la carte est le canal SMU. Il se compose de : (a) un amplificateur à transimpédance à gain programmable (TIA), (b) un générateur d'impulsions indépendant utilisé pour les impulsions à grande vitesse et (c) un commutateur qui permet au canal d'accéder à la source de courant, comme illustré à la Fig. 2a. Les bornes du convertisseur de données sont connectées comme indiqué sur la figure 2a pour fournir une polarisation avec des convertisseurs numérique-analogique (DAC). Cela permet au canal d'agir comme une source accordable ou de lire des tensions avec des convertisseurs différentiels analogique-numérique (ADC) à des nœuds sélectionnés pour la mesure.

(a) est un schéma de l'architecture du canal. Les fils significatifs sont marqués en bleu. Les commutateurs analogiques sont étiquetés en rouge. (b) est un schéma de la structure du groupe de canaux.

La structure TIA est conçue pour agir comme une source ou un compteur pour le nœud d'entrée/sortie (E/S). En mode source de tension, le chemin de rétroaction TIA est connecté en court-circuit avec S2 et S5, permettant au TIA d'agir comme un tampon de gain unitaire pour la sortie DAC+. Le temps requis pour cette opération est déterminé par la vitesse de balayage de la référence DAC+, à \({0.4}\,\hbox {V}/{}\,\upmu \hbox {s}\). Pour mesurer le courant, le TIA est réglé sur le gain approprié avec S3-5, provoquant une chute de tension sur le chemin de rétroaction proportionnelle au courant nécessaire pour amener le nœud à la même tension que DAC+. Avec le commutateur S9 ouvert, cette tension est appliquée à l'entrée de l'ADC, quelle que soit la tension de consigne de la référence DAC+. Il faut environ \({900}\,\upmu \hbox {s}\) pour que le TIA se stabilise dans sa plage la plus sensible et \({320}\,\upmu \hbox {s}\) pour prendre une moyenne de 32 échantillons, pour un délai total d'environ \({1.2}\,\hbox {ms}\). Pour mesurer la tension, le commutateur S9 peut être fermé, en référençant l'ADC à la terre plutôt qu'à la sortie TIA. Cela peut prendre soit \({10}\,\upmu \hbox {s}\) soit \({320}\,\upmu \hbox {s}\), selon que la moyenne est utilisée.

L'amplificateur sélectionné pour cette conception a été choisi pour son faible courant de repos et son courant de polarisation d'entrée, mais cela se fait au détriment de la réponse en fréquence, avec un produit gain-bande passante de seulement \({2,5}\,\hbox {MHz}\). Bien que cela limite la vitesse à laquelle le TIA peut se stabiliser, le temps requis pour une lecture actuelle n'est que légèrement plus long que les travaux antérieurs23. Malgré cela, la possibilité de lire une ligne entière d'un tableau à la fois réduit le temps nécessaire pour lire un tableau 32 par 32 par un facteur de 20 à 80, selon l'état des dispositifs dans le tableau. Les commutateurs analogiques ont été choisis pour un équilibre entre faible résistance et injection de charge, avec respectivement \({9.5}\,{\Omega }\) et \({4}\,\hbox {pC}\).

Le pilote d'impulsions à grande vitesse est implémenté avec une paire MOSFET complémentaire qui peut piloter la ligne de sortie à la tension de l'un des deux canaux DAC. Cette connectivité permet une amplitude d'impulsion variable et permet une vitesse élevée en gardant le chemin entre le fournisseur de charge et la ligne d'E/S très simple et à faible impédance. Des impulsions biphasiques peuvent être construites sur des dispositifs à 2 bornes en faisant osciller deux canaux entre \(V_+>0\) et 0 et \(V_-<0\) et 0 respectivement.

Le commutateur S1 connecte la ligne d'E/S à la source de courant partagée, pour permettre la polarisation de courant. La polarisation de courant peut également être obtenue via le TIA en utilisant des approximations successives, si un fonctionnement en parallèle est requis, mais un contrôle de courant précis nécessite un circuit dédié qui est trop grand pour être inclus dans le canal. À la suite du partage, une source de courant dédiée plus complexe pourrait être conçue pour générer ou absorber des courants inférieurs à nA, permettant la polarisation en courant des dispositifs résistifs à l'échelle \(\hbox {G}\Omega \). Le circuit source de courant contient également une référence de tension de précision, qui peut être connectée à n'importe quel canal pour calibrer l'ADC. À un niveau supérieur, les canaux SMU individuels sont regroupés en groupes de huit (Fig. 2b). Cela permet à chaque cluster de partager un ADC 18 bits à 8 canaux et un DAC 16 bits à 16 canaux. Pour réduire davantage le nombre de broches de commande par cluster, les signaux de commande du pilote à grande vitesse sont unifiés en une seule paire via un réseau de commutateurs analogiques. Le circuit intégré de commutateur analogique utilisé dans cette conception possède un registre FIFO série intégré, permettant aux commutateurs de tous les canaux d'un cluster d'être contrôlés en une seule chaîne en guirlande série. Les lignes série du commutateur, de l'ADC et du DAC de chaque cluster sont regroupées dans un bus qui passe au centre de la carte, appelé tronc série. Le cluster est physiquement agencé de sorte que tous les signaux de commande soient d'un côté, avec les lignes de mesure de l'autre et les rails d'alimentation perpendiculaires sur une couche différente. Chaque cluster partage également les mêmes signaux de commande pour les pilotes à grande vitesse. Les canaux dans des clusters séparés peuvent produire des impulsions asynchrones, mais pas les canaux dans le même cluster.

Le sous-système suivant est celui des banques de broches numériques. La première banque de 32 canaux (la banque « sélecteur ») est un ensemble de sortie uniquement destiné à piloter des grilles de transistor. Ceci a été développé pour répondre aux besoins des transistors sélecteurs dans les matrices RRAM24. En conséquence, les tensions HI et LO peuvent être définies arbitrairement, mais elles sont communes à l'ensemble de la banque. De plus, la force d'entraînement et la vitesse sont relativement faibles. La deuxième banque (la «banque logique arbitraire») est un système d'E / S entièrement numérique plus conventionnel, qui est référencé exclusivement à GND. Il est destiné à piloter des broches numériques sur des puces de test ou à les lire.

La figure 3 illustre le schéma conceptuel de l'interface numérique, qui comble l'écart entre le logiciel de niveau PC et le circuit analogique de la carte PCB. La structure de base de l'interface numérique contient un noyau IP USB 3.0, un tampon premier entré, premier sorti (FIFO), une mémoire de bloc, une couche de transmission et une couche de contrôle. Le jeu d'instructions a été conçu pour traduire un ensemble relativement petit d'opérations de haut niveau en "langage de carte". Ce sont : sélectionner les canaux, émettre des impulsions, lire à partir des canaux ainsi que définir le courant (pour la source de courant partagée) et quelques commandes plus spécialisées. Dans le matériel, cela se traduit par la configuration des lecteurs d'impulsions à grande vitesse, des DAC, des ADC, des commutateurs et des broches numériques. Toutes les fonctions avancées peuvent être exécutées grâce à une combinaison de l'ensemble de base de commandes. La couche de transmission effectue la traduction des instructions de niveau PC vers le niveau PCB et la couche de contrôle exécute cette dernière.

Par exemple, une opération d'écriture de base nécessite des commandes pour configurer le pilote d'impulsions à grande vitesse et les commutateurs de canal SMU (voir Fig. 2a). Des informations telles que l'amplitude d'impulsion de tension, la largeur d'impulsion et les appareils cibles seront traitées et converties sur le PC. Ensuite, le FPGA recevra les commandes via USB3.0, configurera le canal cible puis déclenchera l'impulsion. Les informations circulent dans la direction opposée lors d'une opération de lecture de base. Les commandes pour les DAC et les ADC sont envoyées pour configurer la tension de polarisation et démarrer la lecture de la tension dans les canaux sélectionnés. Les résultats de mesure sont temporairement stockés dans la mémoire sur puce du FPGA en attendant que le PC soit prêt à les traiter. Pour faire correspondre les vitesses de transmission et de traitement côté PC et côté FPGA, un FIFO met en mémoire tampon la liaison descendante PC-FPGA et une mémoire de bloc met en mémoire tampon la liaison montante. Le FIFO ne peut actuellement contenir qu'un seul ensemble d'instructions, mais sera éventuellement mis à niveau vers plus de 32 instructions.

Hiérarchie des interfaces numériques. La vitesse du bus de données interne est de 3,2 Gbps.

Toutes les adresses IP à l'intérieur du FPGA sont liées via une interface eXtensible avancée (AXI). AXI est une interface haute performance universelle à grande vitesse, généralement utilisée dans les systèmes de microcontrôleurs25. La propriété basée sur les rafales de l'horloge système AXI et FPGA 100 MHz permet des taux de transmission de données internes allant jusqu'à 3,2 Gbit/s. L'USB3.0 IP26 tiers que nous avons utilisé a également généré une horloge de 100 MHz pour la puce de contrôleur USB CYUSB301427, donnant le même débit de données maximal de 3,2 Gbit/s pour la communication via USB.

L'analyse comparative de l'instrument impliquait d'effectuer une série d'expériences pour déterminer le bruit de fond des opérations de lecture de tension et de courant, la précision de lecture des résistances de test, les caractéristiques d'impulsion obtenues lors de l'utilisation des fonctions d'écriture du système et certaines données de base sur la fonctionnalité des bornes numériques.

Pour évaluer le bruit de fond de 32 lectures de tension moyenne d'échantillons, nous avons mis à la terre un canal (Fig. 4) et collecté des lectures de tension de 10k comme indiqué sur la Fig. 5a. Les lectures de tension couvraient principalement trois codes ADC consécutifs. À l'aide d'un modèle de bruit gaussien, nous avons estimé l'écart type (sd) de \({66}\,{\upmu \hbox {V}}\), bien que cela puisse ne pas être précis car la variance est d'une échelle similaire à l'erreur de quantification.

(a) schéma fonctionnel du canal extrait de la Fig. 2a. (b) schéma de haut niveau indiquant la configuration de chargement utilisée dans le test.

Pour évaluer le bruit de fond de 32 lectures de courant moyen d'échantillons, nous avons configuré un canal en tant que TIA avec une référence de \({-0,5}\,\hbox {V}\), soumettant ainsi la charge de test à cette tension. Nous avons ensuite connecté différentes résistances entre le nœud d'entrée et la terre pour produire un courant de polarisation qui oblige le canal à sélectionner automatiquement une plage spécifique (Fig. 4), puis nous avons collecté 10 000 lectures dans chaque plage, comme illustré à la Fig. 5. L'incertitude dans les lectures de l'instrument a ainsi été obtenue. Pour la gamme \({820}\,{\Omega }\), nous avons connecté une résistance \({2.2}\,\hbox {k}\Omega \). Comme pour les lectures de tension, dans cette plage, les résultats ne s'étendent principalement que sur trois codes ADC consécutifs (Fig. 5b). Cela nous suggère que le bruit dans cette plage est dominé par le bruit ADC et l'erreur de quantification. En utilisant un modèle de bruit gaussien, nous avons estimé sd de \({48}\,\hbox {nA}\). Le test a été répété avec une résistance \({16.4}\,\hbox {k}\Omega \), ciblant la plage de gain TIA \({110}\,\hbox {k}\Omega \) (Fig. 5c). La distribution était approximativement gaussienne, avec un sd de \({1.6}\,\hbox {nA}\), soit environ 5 LSB. Pour tester la gamme TIA \({15}\,\hbox {M}\Omega \) nous avons laissé le circuit ouvert de l'entrée TIA et obtenu sd de \(\sigma ={57}\,\hbox {pA}\), soit environ 22 LSB. La distribution des erreurs dans cette plage n'a pas affiché la distribution gaussienne obtenue dans les tests d'autres plages. L'expérimentation a montré que la queue étendue de la distribution était le résultat d'interférences du secteur : lors de chaque test, les fils utilisés pour connecter les résistances des tests précédents étaient laissés en place ; leur suppression (réduisant ainsi la longueur de la ligne d'entrée flottante) a entraîné une réduction de l'incertitude. Les lignes d'entrée du canal agissent comme une antenne, collectant l'énergie émise par le câblage secteur à proximité. Tous les résultats présentés ici pour la plage de courant la plus basse représentent les fils de test retirés pour minimiser les effets d'antenne. Cela pourrait probablement être éliminé en faisant fonctionner l'instrument à l'intérieur d'une chambre anéchoïque, en ajoutant une capacité de charge ou d'autres bonnes techniques de mesure appliquées indépendamment de l'instrument.

Histogrammes montrant les caractéristiques de bruit des différents modes de mesure. Tous les histogrammes ont un bac par code ADC avec des largeurs de \({78.1}\,\upmu \hbox {V}\), \({47.6}\,\hbox {nA}\), \({355}\,\hbox {pA}\) et \({2.60}\,\hbox {pA}\) respectivement. (a) Histogramme à 10k points d'un test d'erreur de tension de lecture (V = GND), recouvert d'une estimation de distribution gaussienne. On obtient \(\sigma ={66}\,{\mu \hbox {V}}\). (b – d) Histogrammes à 10 000 points des tests de lecture actuels, recouverts d'estimations de distribution gaussienne. (b) \({820}\,{\Omega }\) La plage TIA donne \(\sigma ={48}\,\hbox {nA}\). (c) la plage TIA \({110}\,{\hbox {k}\Omega }\) donne \(\sigma ={1.6}\,\hbox {nA}\). (d) la gamme TIA \({15}\,\hbox {M}\Omega \) donne \(\sigma ={57}\,\hbox {pA}\).

Nous avons calculé l'erreur de lecture de courant proportionnelle « dans le pire des cas raisonnable » sur la plage de fonctionnement conçue de l'instrument en supposant une erreur de mesure de \(3\sigma \) (Fig. 6). Des mesures de courant supérieures à \({16}\,\hbox {nA}\) peuvent être effectuées avec une précision de 1 %, à un taux d'échantillonnage de \({833}\,\hbox {Hz}\). Les mesures au-dessus de \({3.4}\,\hbox {nA}\) et \({1.7}\,\hbox {nA}\) peuvent être effectuées avec une précision de 5 et 10 % respectivement. Le calcul suggère qu'à une tension de polarisation de \({0,5}\,\hbox {V}\), nous pouvons lire la résistance des appareils jusqu'à \({100}\,\hbox {M}\Omega \) avant que la précision ne commence à se dégrader. Dans l'ensemble, la résolution et les performances de bruit de l'instrument sont une combinaison des performances de base des composants clés sélectionnés pour son assemblage et de la moyenne supplémentaire effectuée dans le FPGA. Avec une moyenne supplémentaire, il peut être possible de pousser la résistance maximale jusqu'à \(\approx {1}\,\hbox {G}\Omega \), mais les rendements décroissants imposeront des limites pratiques. L'effet de la modification des résistances de télémétrie est clairement visible sur la figure sous forme de discontinuités de pas dans l'amplitude de l'erreur.

Graphique montrant l'erreur absolue prédite basée sur l'erreur de bruit actuelle \(3\sigma \).

L'oscilloscope capture une variété d'impulsions produites avec le générateur d'impulsions à grande vitesse. (a) Impulsions +VE commençant à \({0}\,\hbox {V}\). (b) -impulsions VE commençant à \({-0.5}\,\hbox {V}\). (c) Impulsions +VE symétriques autour de \({0}\,\hbox {V}\). (d) Impulsions continues commençant à \({3}\,\hbox {V}\).

Ici, nous avons testé la qualité des impulsions de courte durée produites par les pilotes à grande vitesse, ainsi que l'inadéquation du délai entre les canaux. Nous avons commandé une plage d'impulsions avec des valeurs hautes et basses variables, par incréments de \({10}\,\hbox {ns}\) entre la largeur d'impulsion minimale (\({40}\,\hbox {ns}\)) et \({160}\,\hbox {ns}\), et mesuré la sortie du circuit de commande. Bien que l'instrument soit capable de produire des impulsions avec des états haut et bas n'importe où dans la plage des CNA à \(\pm {13,5}\,\hbox {V}\), nous n'avons pu tester des impulsions qu'entre \(\pm {5}\,\hbox {V}\) en raison des limites des sondes à haute vitesse disponibles. Il a été constaté que des taux de répétition supérieurs à \({1}\,\hbox {MHz}\) provoquaient un échauffement important dans les circuits de commande lors de tests prolongés, mais des trains d'impulsions plus courts avec un taux de répétition allant jusqu'à \({12,5}\,\hbox {MHz}\) devraient être possibles. Les temps de montée et de descente étaient tous comparables, à 2–4 ns (Fig. 7). Nous avons observé une incompatibilité maximale de \({1.5}\,\hbox {ns}\) entre les canaux. C'est assez petit pour permettre des opérations d'écriture différentielles (par exemple les impulsions biphasiques décrites dans la section "Aperçu du sous-système").

L'instrument dispose de deux banques de canaux numériques (Tableau 1) : une banque « sélecteur » de 32 sorties numériques adressées en série et une banque « logique de niveau arbitraire » de 32 broches E/S.

La banque 'sélecteur' prend en charge les tensions HI et LO n'importe où dans la plage complète \(\pm {13.5}\,\hbox {V}\) à une résolution minimale garantie de \({600}\,\mu \hbox {V}\). Les temps de montée sont déterminés par un temps de fermeture de l'interrupteur \(~{100}\,\hbox {ns}\) plus le RC défini par la résistance à l'état passant de l'interrupteur (\({9.5}\,{\Omega }\)). Les temps de chute sont déterminés par le RC d'un circuit pull-down avec \(R_{PD} = {8.2}\,\hbox {k}\Omega \). Le circuit est configuré de manière à ce que l'utilisateur puisse régler la tension nominale HI pour qu'elle soit inférieure à LO, échangeant ainsi les rôles du commutateur et de la résistance pull-down/up. Ceci peut être utilisé, par exemple, lorsqu'un temps de chute très rapide est requis. La longueur d'impulsion minimale sur n'importe quelle broche est d'env. \({1.3}\,\upmu \hbox{s}\). Ceci est limité par le temps nécessaire pour écrire dans les registres série qui contrôlent les états du sélecteur.

La banque "logique de niveau arbitraire" est un réseau plus conventionnel de circuits intégrés de décalage de niveau bidirectionnel, avec un niveau HI sélectionnable compris entre 1,8 et 5,5 V, à une résolution de \({120}\,\upmu \hbox {V}\). Cette banque fonctionne en parallèle directement à partir des broches FPGA IO et peut donc fonctionner à une fréquence beaucoup plus élevée que la banque de sélecteurs. Les décaleurs de niveau ont un temps de montée et de descente typique compris entre \({1.3}\,\hbox {ns}\) et \({4}\,\hbox {ns}\), selon le niveau de tension défini. Le retard de propagation typique dépend également du niveau de tension sélectionné et est généralement inférieur à \({8}\,\hbox {ns}\), sauf à des niveaux de tension très bas, où le retard dans la configuration de sortie peut être aussi élevé que \({20}\,\hbox {ns}\).

Afin d'illustrer la nature générale et polyvalente de l'instrument développé, nous avons effectué un ensemble de trois exemples de tâches comme indiqué ci-dessous. Tout d'abord, une routine classique de caractérisation des composants a été exécutée sur une résistance, une diode et un transistor. Deuxièmement, un ensemble d'opérations de lecture a été effectué sur un réseau crossbar. Troisièmement, les caractéristiques d'E/S et le DNL d'un circuit intégré DAC ont été mesurés. Cet ensemble de tâches couvre un large éventail de communautés allant du développement de dispositifs et des technologies émergentes à la conception de circuits plus traditionnels et aux tests de composants. Tous les tests de composant unique ont été effectués à l'aide d'une carte fille à socket ZIF, comme illustré à la Fig. 11a.

Tout d'abord, nous avons connecté une résistance \({10}\,\hbox {M}\Omega \) entre deux canaux SMU et démontré la capacité de balayage IV. Un canal a été configuré pour piloter une tension arbitraire, et l'autre a été configuré pour mesurer le courant. Un balayage IV entre \(\pm {2}\,\hbox {V}\) a été effectué, avec des pas de \({4}\,\hbox {mV}\). Les résultats sont présentés sur la figure 8a. Le même test a ensuite été réalisé avec une diode petit signal 1N4148 (Fig. 8b). Nous observons que tous les résultats sont au-dessus du plancher de bruit, même dans la plage de polarisation inverse. Dans le test de diode, les points de données de \({0,75}\,\hbox {V}\) et plus ont été omis de cette figure, car le courant de polarisation directe augmentant rapidement sature le TIA et la tension aux bornes de la diode n'est plus contrôlée.

Ensuite, nous avons testé un nFET 2N7000, nécessitant le contrôle simultané de trois canaux SMU. Tout d'abord, nous avons défini sa tension drain-source \(V_{DS}\) sur \({1}\,\hbox {V}\) et balayé la tension grille-source \(V_{GS}\) entre 0 et 4V, ce qui donne la Fig. 8c. En dessous env. 1V, nous atteignons le plancher de bruit alors qu'au-dessus d'env. 2,4 V nous avons frappé la conformité douce comme avec la diode au préalable. Deuxièmement, nous avons effectué un ensemble de balayages \(V_{DS}\) entre 0 et 4 V à différents niveaux \(V_{GS}\) comme le montre la figure 8d.

IV caractéristiques d'une petite sélection de composants. (a) Balayage IV d'une résistance \({10}\,\hbox {M}\Omega \). (b) Balayage IV d'une diode 1N4148, de \({-2}\,\hbox {V}\) à \({0.75}\,\hbox {V}\). c) Borne de grille et d) balayages de borne de drain d'un nFET 2N7000.

L'instrument est capable de contrôler des réseaux crossbar et d'effectuer des opérations de lecture et d'écriture parallèles. Les configurations générales de lecture et d'écriture utilisées dans la communauté RRAM forment un ensemble de tâches illustratif et instructif pour montrer ce que le calcul au niveau de la matrice implique fréquemment. La figure 10 montre quelques exemples de lecture et d'écriture dans un réseau crossbar sans sélecteur (ab), ainsi que l'interfaçage d'un réseau comportant des dispositifs de sélecteur à base de transistors (cd) pour la lecture ou l'écriture. Dans tous les cas, le tableau peut être conceptuellement divisé en la "ligne de mots active" où le biais est appliqué, la "ligne de bits active", à partir de laquelle nous pouvons choisir de mesurer, et les lignes de mots et de bits inactives qui doivent être gérées de manière appropriée pour éviter les problèmes de chemin sournois. Dans le cas du réseau basé sur un sélecteur, nous devons également contrôler les bornes du sélecteur.

En général, les lignes de mots et de bits nécessitent un contrôle analogique (à la fois pour la tension/le courant appliqué et la lecture) tandis que les bornes du sélecteur peuvent être utilisées dans les deux modes. Les canaux SMU peuvent être mappés sur n'importe quelle ligne nécessitant un contrôle analogique et activent toutes les options de fonctionnement illustrées à la Fig. 10 ainsi que d'autres (par exemple, lorsque nous écrivons en élevant la ligne de mots active à \(+V_{WRITE}/2\), en définissant la ligne de bits active sur \(-V_{WRITE}/2\) et en gardant toutes les lignes inactives à la terre). Pour écrire, les générateurs d'impulsions à grande vitesse ou le TIA peuvent être utilisés. Des formes d'onde arbitraires et des impulsions plus lentes peuvent être obtenues en faisant varier la borne DAC+ de chaque canal en cours d'exécution. Avec 64 canaux SMU, le système peut gérer jusqu'à \ (32 \ fois 32 \) un réseau crossbar sans sélecteur ou un réseau 21x21 avec des sélecteurs à transistor sous contrôle analogique. Si les sélecteurs peuvent être contrôlés de manière satisfaisante à l'aide des bornes de sélecteurs numériques spécialisées, un réseau \(32\fois 32\) avec des sélecteurs à transistor est pris en charge.

Opérations de lecture de tableau pour un tableau de résistances \(32\times 32\). (a) montre le tableau tel que conçu, avec des résistances allant de \({1}\,\hbox {k}\Omega \) à \({15}\,\hbox {M}\Omega \). La barre de couleurs est mise à l'échelle de \({1}\,\hbox {k}\Omega \) à \({20}\,\hbox {M}\Omega \) Figure. (b) montre le tableau lu en colonnes. (e) montre l'erreur proportionnelle de b. (c) montre le tableau lu en lignes. (f) montre l'erreur proportionnelle de (c).

Pour ce travail, nous avons choisi de faire la démonstration d'une lecture sur un réseau crossbar sans sélecteur physique \ (32 \ fois 32 \) de résistances SMD (Fig. 9d). Le comportement d'un réseau RRAM peut être approché comme une résistance pour une seule tension de lecture et ce réseau fournit des impédances connues à partir desquelles l'erreur de lecture peut être calculée. Le schéma utilisé est représenté sur la figure 10a : la ligne de mots active est polarisée avec la tension de lecture continue et les lignes de bits actives sont réglées sur des masses virtuelles via la configuration de mesure. Pour la lecture en ligne parallèle, toutes les lignes de bits sont actives simultanément. Plusieurs lectures sont prises puis moyennées pour améliorer la précision (32 dans notre implémentation). Naturellement, les résistances de ligne et les petites erreurs dans les tensions de sortie du DAC faisant référence aux TIA SMU lus, etc. se combineront toutes pour introduire des erreurs par des chemins sournois. Nous avons cherché à évaluer l'étendue de ces imperfections dans nos mesures ultérieures.

Opérations de base de lecture (a) et d'écriture (b) pour les tableaux crossbar sans sélecteur. (c) et (d) montrent les mêmes opérations pour les tableaux activés par le sélecteur. Les appareils rouges, bleus et noirs correspondent aux appareils sélectionnés, semi-sélectionnés et non sélectionnés. Les chemins de courant prévus sont indiqués en vert, les chemins sournois en jaune.

Le tableau utilisait 1 % de résistances de \({1}\,\hbox {k}\Omega \) à \({10}\,\hbox {M}\Omega \) et 5 % de résistances de \({15}\,\hbox {M}\Omega \); sa conception nominale est illustrée à la Fig. 9a. Pour tester la précision de lecture, nous avons simplement effectué une lecture parallèle de ligne sur chaque ligne, puis calculé l'erreur fractionnaire \(|(R_{\text {meas}}-R_{\text {actual}})/R_{\text {actual}}|\). Comme le tableau est carré, nous pourrions utiliser le même tableau physique pour effectuer deux tests distincts : un sur le tableau "tel quel" et un autre avec le tableau tourné de \(90^o\). Cela nous permet d'illustrer le problème bien connu selon lequel la valeur lue en tout point du tableau dépend des états de ses voisins14.

Dans l'opération de lecture que nous avons utilisée, nous avons constaté que la non-concordance des références TIA bitline à bitline dégradait la précision lorsque nous essayions de mesurer des résistances de valeur élevée avec des résistances de faible valeur sur la même ligne de bit. Même de petites différences de tension entre les lignes de bits peuvent entraîner la circulation de courants sournois non triviaux entre elles si les deux lignes ont une connexion à faible résistance avec une ligne de mots inactive. L'écart de tension de canal à canal n'est généralement que de \({500}\upmu \hbox {V}\), mais si le rapport entre le plus petit appareil sur une ligne de bits et l'appareil en cours de lecture est comparable au rapport entre la tension de lecture et la tension de décalage, la précision en souffrira. Notre test a utilisé une tension de lecture de \({5}\,\hbox {V}\), ce qui donne un rapport de 10 000. Dans une configuration où les dispositifs sur une ligne de bit sont largement de la même valeur (Fig. 9b), les performances sont excellentes, avec 802 des 1024 résistances mesurées avec moins de 5 % d'erreur (Fig. 9e). En lisant dans l'autre sens (Fig. 9c), le rapport entre les dispositifs les plus grands et les plus petits sur la plupart des lignes de bits est de 15 000. Dans cette configuration, seules 171 des 1 024 résistances ont été mesurées avec moins de 5 % d'erreur et 758 mesurées avec moins de 100 % d'erreur (Fig. 9f). L'instrument a été calibré manuellement pour cette expérience mais le décalage ADC n'a pas été pris en compte (typ. \(\pm {160}\,\upmu \hbox {V}\)). Ainsi, la tension de décalage de canal à canal peut être plus élevée que prévu. L'étalonnage automatisé atténuera ce problème. Étant donné que la résolution d'une opération de lecture de tension est supérieure à la résolution du CNA, il devrait être possible de mesurer le décalage canal à canal et d'utiliser la déconvolution pour obtenir des valeurs plus précises, mais cela dépasse le cadre de cet article.

Résultats d'un test automatisé d'un DAC AD558J (a) dans la gamme \({2.56}\,\hbox {V}\). (b) montre la sortie du code 0 au code 255. (c) montre la non-linéarité différentielle normalisée.

Pour notre test final, nous avons échangé la carte fille utilisée pour le test précédent avec une version spécialisée portant une prise ZIF 48 broches (voir Fig. 11a) et l'avons utilisée pour tester un AD558J DAC2. Nous avons mesuré les caractéristiques de transfert entrée/sortie (code numérique vers sortie analogique) et la non-linéarité différentielle (DNL). Le CI a été monté dans la prise ZIF (Fig. 11a) et la carte configurée avec des cavaliers pour connecter les broches 1 à 8 aux sorties numériques et la broche 11 à une alimentation intégrée.

Les broches 9, 10, 12, 13 et 16 étaient connectées aux canaux analogiques et les broches 14 et 15 étaient court-circuitées à la broche 16 avec des fils de liaison. Les canaux analogiques sur les broches 9, 10, 12 et 13 ont été mis à la terre et les broches d'alimentation ont été définies sur \({10}\,\hbox {V}\). Cette configuration définit le CI comme un DAC \(0-{2.56}\,\hbox {V}\) avec des verrous d'entrée transparents. Les entrées numériques ont ensuite été échelonnées à travers tous les codes d'entrée et la tension mesurée à la broche 16 à chaque étape (Fig. 11b). Nous avons observé un DNL maximum de 0,5 LSB (Fig. 11c), correspondant au DNL spécifié sur la fiche technique. La carte fille utilisée ici était configurée avec des cavaliers, mais une version conçue autour de commutateurs matriciels analogiques pourrait permettre un plus grand degré d'automatisation.

Dans cet article, nous avons présenté un instrument à usage général qui peut répondre aux besoins de test d'une grande variété de composants électroniques, avec un nombre suffisamment important de canaux source-mètre semi-indépendants. Ce nouvel outil répond à une demande importante pour tester des circuits de plus en plus complexes tout en minimisant les occasions où un système complet à base de PCB doit être conçu pour répondre aux exigences de l'appareil testé. Nous notons que les facteurs favorables importants pour la construction d'une telle instrumentation comprennent : (a) la disponibilité de FPGA avec un grand nombre de broches (permettant un parallélisme élevé), (b) des PCB multicouches de plus en plus accessibles, (c) l'amélioration des composants discrets tels que les amplificateurs et les alimentations.

Il est important de noter que l'instrument présenté atteint des spécifications compétitives par rapport à plusieurs instruments de paillasse établis tout en restant dans un format de bureau plus petit. Le tableau 2 résume les mesures de performance clés obtenues et les compare à d'autres instruments établis dans le domaine. Nos résultats démontrent comment le parallélisme et la portabilité peuvent être échangés contre la précision mais pas nécessairement la vitesse. Alors que le faible taux d'échantillonnage de ce système le limite à la caractérisation DC, la structure parallèle permet de lire 1024 tableaux de dispositifs sous \({50}\,\hbox {ms}\), facilitant les tests à haut débit requis par les technologies émergentes. Malgré la perte d'une certaine précision, nous sommes toujours au point où l'instrument peut mesurer ses propres courants de fuite, ainsi que définir et mesurer tous les planchers de bruit nécessaires (voir Fig. 5). En outre, comme le démontrent les exemples d'applications, la précision obtenue est plus que suffisante pour répondre aux besoins d'une très grande variété de technologies électroniques. Nous prévoyons donc que ce nouvel outil contribuera de manière significative au développement ainsi qu'à l'utilisation des technologies émergentes de dispositifs électroniques dans de nouvelles applications où le parallélisme de lecture/écriture et la vitesse au niveau des données peuvent être d'une importance primordiale. Nous reconnaissons enfin que la portabilité de l'instrument proposé peut être avantageuse pour une expérience de laboratoire à domicile, en particulier à la lumière de la pandémie mondiale en cours au moment de la rédaction de cet article.

En conclusion, nous envisageons qu'à l'avenir, des instruments polyvalents et portables capables de gérer des circuits de plus en plus complexes et non critiques pour la précision deviendront plus courants, accélérant et démocratisant la recherche sur les appareils électroniques, les composants, les puces, etc., tout comme les systèmes Raspberry Pi et Arduino ont fait pour la recherche sur les logiciels embarqués. Nous espérons que ce nouvel instrument jouera un rôle important dans la réalisation de cette vision, ainsi qu'il servira d'exemple concret de tels systèmes pouvant être développés et des capacités qu'ils peuvent atteindre.

Les ensembles de données générés et analysés au cours de cette étude sont inclus dans les fichiers d'informations supplémentaires. L'interface logicielle basée sur Python est disponible dans le référentiel arc2control, https://github.com/arc-instruments/arc2control.

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Ce travail a été soutenu en partie par le programme du Conseil de recherche en ingénierie et en sciences physiques (EPSRC) dans le cadre de la subvention EP/R024642/1 des technologies reconfigurables à oxyde fonctionnel (FORTE), en partie par un système hybride neuronal en boucle fermée cerveau-silicium connecté SYnaptically (SYNCH) dans le cadre de la subvention H2020-FETPROACT-2018-01, et en partie par la chaire RAEng en technologies émergentes dans le cadre de la subvention CiET1819/2/9 3.

Centre for Electronics Frontiers, Zepler Institiute, Université de Southampton, Southampton, Royaume-Uni

Patrick Foster, Jinqi Huang et Spyros Stathopoulos

École d'ingénierie, Université d'Édimbourg, Édimbourg, Royaume-Uni

Alex Serb et Thémis Prodromakis

Département de génie électrique et électronique, Imperial College London, Londres, Royaume-Uni

Christos Papavassiliou

Arc Instruments, Southampton, Royaume-Uni

Alex Serb, Christos Papavassiliou & Thémis Prodromakis

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PF a conçu le matériel avec l'aide de CP et a mené des expériences, JH a conçu la configuration FPGA, SS a conçu le logiciel utilisé pour faire fonctionner l'instrument. AS et TP ont dirigé le projet et supervisé les travaux. PF, JH et AS ont rédigé et révisé le manuscrit. Tous les auteurs ont lu et approuvé le manuscrit.

Correspondance avec Patrick Foster.

ArC Instruments appartient à AS, CP et TP. PF, JH et SS ne déclarent aucun intérêt concurrent.

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Réimpressions et autorisations

Foster, P., Huang, J., Serbe, A. et al. Un système basé sur FPGA pour le test généralisé de dispositifs électroniques. Sci Rep 12, 13912 (2022). https://doi.org/10.1038/s41598-022-18100-3

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Reçu : 31 janvier 2022

Accepté : 05 août 2022

Publié: 17 août 2022

DOI : https://doi.org/10.1038/s41598-022-18100-3

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